SK 海力士聯合研發憶阻器 AI 芯片：理論峰值約 2.54 TOPS，能效 21.3 TOPS/W

## SK海力士攜手學術界突破憶阻器技術，邊緣AI芯片能效高達21.3 TOPS/W

隨著物聯網與邊緣裝置的快速普及，業界對低功耗、高性能推理晶片的需求日益迫切。為突破傳統架構的能效瓶頸，SK海力士與美國TetraMem公司、南加州大學近日共同發表一款基於憶阻器（memristor）的存內計算系統單晶片（SoC），專為輕量級神經網路設計，在理論峰值下可提供約2.54 TOPS算力，能量效率達到21.3 TOPS/W，為邊緣AI推理樹立了新標竿。 ### 存內計算翻轉馮紐曼瓶頸

傳統處理器與記憶體間頻繁的資料搬運是功耗與延遲的主要來源。憶阻器作為一種非揮發性元件，其電阻狀態可隨歷史電壓或電流變化而改變，因而能同時承擔儲存與運算功能。研究團隊利用憶阻器構成大型交叉陣列，直接在存放神經網路權重的陣列內部執行矩陣乘法與卷積運算，大幅減少資料遷移帶來的開銷，特別適合要求即時響應且功耗嚴苛的邊緣場景。 ### 異質NPU架構實現高效調度

這款SoC採用嵌入式RISC-V處理器作為任務排程核心，並整合了10個神經處理單元（NPU），各司其職以最佳化不同運算類型。其中一個專用NPU負責處理深度卷積（depthwise convolution），其餘九個則針對逐點卷積（pointwise convolution）與密集矩陣運算進行加速。這種分工設計可使運算單元更貼合輕量模型（如MobileNet）的計算模式，避免資源浪費。 ### 精密的憶阻器陣列與補償技術

在硬體實現上，專用深度卷積NPU內建8個252×28的鋸齒形交叉陣列模組，並保留數位類比轉換器（DAC）與類比數位轉換器（ADC）的配置。而9個標準NPU則各自配備一組256×256憶阻器交叉陣列，搭配256個8位元DAC與256個8位元ADC，構成完整的存內計算單元。 由於單一憶阻器元件的有效編程精度僅略高於2位元，團隊開發出「雙子陣列補償技術」，透過兩組低精度陣列協同運算，將有效權重精度提升至約4位元。經實測，該晶片在不同資料集下的端到端推理準確率達到80.36%，與對應4位元軟體模型的表現幾乎一致，證明硬體實現並未犧牲模型精準度。 ### 能效與算力雙重突破

效能方面，單個NPU在100 MHz工作頻率下可提供0.254 TOPS的峰值吞吐量，此時能量效率高達21.3 TOPS/W；若將頻率提升至400 MHz，算力隨之增加，但能效則降至11.9 TOPS/W。整合所有NPU後，理論最佳情況下的總算力約為2.54 TOPS。這樣的能效數據遠優於許多同級數位加速器，凸顯憶阻器存內計算在邊緣推理上的潛力。 ### 瞄準邊緣AI與未來應用

本次研發成果不僅展現了憶阻器在硬體層面的成熟度，更為日後智慧穿戴、工業感測器、智慧家電等超低功耗裝置提供了可行的運算解方。研究團隊指出，透過RISC-V彈性的指令集架構，該SoC可快速適應不同模型與應用場景，未來有望縮短從實驗室到產品化的距離。 業界分析認為，SK海力士此次跨足憶阻器加速器設計，顯示其不再滿足於記憶體供應角色，正積極向下游運算架構延伸。隨著存算一體技術逐步商用，邊緣AI裝置的續航力與反應速度可望迎來質的飛躍。