英偉達用 Vera 處理器加速下一代 CPU 和 GPU 設計，EDA 應用提速最高 1.5 倍

# 英偉達攜手楷登與新思科技，Vera處理器引爆EDA效能革命，下一代CPU與GPU設計提速達1.5倍

**【IT之家新聞】** 全球繪圖處理器與加速運算領導者英偉達（NVIDIA）近日宣布重大技術進展，將聯合兩大半導體電子設計自動化（EDA）巨頭楷登電子（Cadence）與新思科技（Synopsys），針對其自主研發的Vera CPU架構進行EDA應用的深度優化與適配。這項策略性合作旨在透過全面部署Vera處理器，重塑晶片設計流程，使關鍵的模擬、驗證與實體布局等工作負載獲得顯著加速，從而為下一代CPU與GPU的研發注入前所未有的效率動能。根據英偉達內部測試數據，在移植至Vera架構後，特定EDA任務的執行速度最高可提升至原來的1.5倍，為業界樹立了全新的效能標竿。 在傳統半導體設計鏈中，晶片開發團隊往往必須仰賴通用伺服器架構或第三方處理器來運行EDA工具鏈；然而，隨著摩爾定律放緩與晶片複雜度指數級增長，既有運算平台在面對模擬驗證、時序分析與物理設計等巨量運算需求時日益捉襟見肘。為此，英偉達憑藉深厚的架構設計底蘊，推出專為現代晶片設計工作負載打造的Vera CPU架構，透過指令集與記憶體子系統的客製化調整，意圖從根本上解決傳統EDA工具執行時的效能瓶頸。這次與楷登、新思科技的聯手，正是為了讓Vera的硬體潛力能透過優化的軟體堆疊完全釋放，形成軟硬一體的設計加速閉環。 根據英偉達的規劃，Vera處理器將在未來作為旗下晶片設計流程的核心運算單元，專責驅動從前端的RTL模擬、功能驗證到後端的邏輯綜合、布局布線與光學鄰近效應修正等全流程環節。楷登與新思科技作為EDA領域的雙巨頭，旗下產品涵蓋了全球絕大多數半導體設計公司必備的設計工具。透過本次深度合作，楷登的模擬與分析平台（如Xcelium模擬器、Tempus時序分析工具及Virtuoso客製化設計平台）以及新思科技的VCS模擬工具、Fusion Compiler與ICC2布局布線系統，都將針對Vera的微架構特性進行編譯器層級與函式庫層級的專屬調整，使演算法的執行路徑與硬體的管線結構完美對齊，從而達成最高1.5倍的運作效率躍升。 英偉達內部已開始著手將Vera處理器導入其標準晶片設計流程之中。首批部署的團隊將聚焦於下一代代號為「Rubin」的GPU架構以及代號為「Vera」的CPU架構（註：此處Vera CPU架構與本新聞報導的Vera加速處理器同名，但實為不同階段的設計標的；前者利用Vera加速器進行研發，後者則為研發成果之一）的開發工作。透過Vera加速器在模擬驗證環節的強力支援，以往需要耗費數周、甚至數月的超大規模系統單晶片（SoC）回歸測試與覆蓋率分析，如今有望在數天內完成收斂，極大程度壓縮設計迭代週期，使研發團隊能夠將珍貴的人力與時間投入至更高價值的架構創新與功能優化之中。 楷登電子數位與簽核事業群總經理受訪時表示，面對AI時代晶片設計的複雜度引爆，傳統運算架構已瀕臨臨界點。英偉達的Vera處理器針對晶片設計流程中經常出現的規則性、並行性、甚至非規則性資料流特徵進行了重新設計，而楷登的工具則以其開放的軟體平台理念，快速完成針對Vera指令集的低階最佳化，雙方團隊在關鍵演算法與硬體排程的協同設計上取得了顯著成果。他特別指出，尤其是在靜態時序分析與功耗最佳化這兩個耗時最為兇猛的環節，Vera結合楷登方案所展現出的效能提升幅度最為可觀，為客戶帶來了直接縮短產品上市時間的商業價值。 新思科技研發副總裁亦對此合作抱持高度肯定。他指出，隨著晶片設計邁向數百億電晶體規模，軟體模擬與硬體模擬所消耗的運算資源已成為設計成本中的主要部分。Vera處理器的獨特記憶體層次結構與向量化單元，恰好能夠與新思科技Fusion Design Platform所需的大規模資料搬運與矩陣運算特性相匹配。藉由Vera架構的底層加持，新思科技的邏輯綜合引擎與布局布線工具在處理先進製程節點（如3奈米級及以下）的設計規則時，能顯著減少運算延遲，提升收斂速度。雙方共同打造的參考設計流程也將很快提供給對Vera加速計算有興趣的特定合作夥伴。 不僅止於單純的IP導入，英偉達、楷登與新思科技三家企業實際上正在打造一個「設計加速算力生態」。傳統上，晶片設計公司購買供應商的EDA工具，並運行於通用的x86或Arm伺服器之上；而英偉達的願景是提供一個以Vera處理器為核心的專屬加速層，使EDA工具運行的底層硬體不再是通用運算單元，而是針對晶片設計工作負載而深度訂製的專用處理器。這種從製造工序上游即開始介入的硬體最佳化，有望從根源上打破長期以來的運算效能天花板，為整個半導體行業的研發效率帶來革命性影響。 本次合作也展現了英偉達在硬體架構領域橫跨GPU與CPU的自主創新實力。過去，外界多以GPU加速器的角度來看待英偉達在運算領域的角色；然而Vera處理器的問世與導入，表明英偉達已具備針對特定域（Domain-Specific）設計頂級CPU架構的能力。這種能力不僅應用於內部晶片設計流程，更有機會擴展至對外服務，例如為雲端設計服務商或大型晶片設計公司提供專屬的EDA加速雲端方案。英偉達在GTC大會上曾多次強調「加速計算」與「專用處理器」的戰略，如今Vera結合EDA生態的具體實踐，正是該戰略在矽前階段的重要落地。 從技術深層分析，Vera處理器之所以能夠實現最高1.5倍的EDA應用效能增幅，關鍵在於三項架構設計特徵。第一，其指令集加入了對模擬事件排程與時序圖蹤處理的原生支援，消除了大量軟體模擬的開銷；第二，Vera內建了高頻寬、低延遲的近運算記憶體層次，使EDA工具在處理龐大的網表與寄生參數資料時，能顯著減少記憶牆效應；第三，其多核心互連結構針對任務級與資料級並行進行了平衡設計，使得布局布線中大量的分散式運算任務能夠近乎線性擴展。這些專為晶片設計而生的硬體特性，正是其拉開與通用處理器效能差距的核心籌碼。 對英偉達而言，導入Vera處理器對自家GPU與CPU研發效率的提升，將直接轉化為產品競爭力的領先。晶片設計週期若能縮短20%至30%，便意味著英偉達可以在競爭對手仍在追趕上一代架構時，搶先將下一代架構推向市場，形成對市場佔有率與技術話語權的雙重壟斷。以即將到來的Vera CPU與Rubin GPU為例，倚靠加快的設計閉環，工程團隊可對架構進行更多的模擬覆蓋與設計空間探索，從而在功耗、性能與面積（PPA）之間取得遠優於對手的平衡點，進一步鞏固其在高階運算與人工智慧基礎設施領域的霸主地位。 與此同時，楷登與新思科技兩大廠也能透過本合作拓展其工具鏈的適用範圍，並與英偉達在AI與加速運算領域的品牌效應形成綁定。對於廣大採用楷登與新思科技工具的第三方晶片設計公司而言，若未來Vera處理器能逐步對外開放使用，或透過雲端服務提供EDA加速算力，則整個半導體產業的設計效率都將因此受惠。這項合作不僅止於一次性技術優化，更可能牽動未來數年內EDA軟體開發模式與硬體架構選型的範式轉移，從「軟體適應通用硬體」變為「軟硬體協同適應專用加速」的新常態。 綜合來看，英偉達攜手楷登與新思科技推動Vera CPU架構的EDA深度優化，是半導體設計自動化領域的一次強強聯合典範。它預示著晶片設計的算力基礎設施正從通用化走向專用化，從被動適應走向主動驅動。Vera處理器在自家內部的率先採用，已然印證了最高提升1.5倍的顯著效益；隨著技術生態逐步成熟，這股由設計效率牽引的變革浪潮，預計將迅速席捲整個高階晶片研發領域，為下一代CPU與GPU的誕生鋪就一條名為「Vera」的加速快車道。英偉達表示，相關技術細節將於後續的技術會議與白皮書中逐步揭露，同時期望與楷登、新思科技繼續深化合作範圍，共同定義面向未來千億電晶體等級晶片設計的新一代EDA運算架構。