進一步增強邏輯性能：三星電子計劃在 HBM5 內存導入 2nm 基礎裸片

三星電子正式對外揭露下一代高頻寬記憶體（HBM）的技術藍圖，計劃在 HBM5 世代導入 2 奈米製程的基礎裸片，以進一步提升邏輯性能與能效。根據三星半導體官方發布的人物訪談，晶圓代工業務技術開發負責人具滋欽（구자흠）確認了這項規劃，同時記憶體業務開發副總裁黃相俊（황상준）也在今年 3 月做出過類似表態。具滋欽在訪談中指出，HBM5 的運作速率預計將比前一代 HBM4E 提升超過 50%，並且基礎裸片將支援更高密度的矽穿孔（TSV）技術，以滿足業界對更大頻寬與更低延遲的需求。

選擇 2 奈米節點作為基礎裸片的製程，目的在於同時實現性能與功耗的顯著改善，讓 HBM5 能夠應對未來 AI 與高效能運算應用的嚴苛要求。回顧三星現階段的 HBM 產品線，HBM4 與 HBM4E 均採用 4 奈米製程的基礎裸片，但兩者之間存在關鍵差異。三星利用其 4 奈米節點的靈活性，在 HBM4E 的基礎裸片上導入高密度、超高效能的電晶體元件，成功達成 14 Gbps 以上的高速運作，成為業界少數能在該世代實現如此高頻寬的記憶體解決方案。此外，金屬層的排列方式也經過重新設計，不僅降低了功耗，同時最佳化了散熱路徑，有助於提升整體系統的穩定度。

從技術路線圖來看，HBM4 預計將是三星首款採用客戶客製化基礎裸片的 HBM 產品，而 HBM4E 則是在此基礎上進一步強化邏輯效能。如今三星明確將 HBM5 的基礎裸片推進至 2 奈米，意味著其邏輯電路的整合度與運算能力將有飛躍式的提升。基礎裸片在 HBM 堆疊中扮演關鍵角色，負責控制記憶體晶片之間的資料傳輸、錯誤修正以及與處理器的介面溝通，採用更先進的製程能夠直接改善這些功能的效能與能耗。具滋欽強調，2 奈米製程不僅能帶來更高的電晶體密度與更快的開關速度，也能在相同功耗下提供更強的運算能力，或是在相同效能下大幅降低功耗。

這對於 HBM 產品來說尤其重要，因為隨著堆疊層數與容量持續增加，基礎裸片必須承擔更複雜的訊號管理與電源分配任務。黃相俊在今年稍早的發言中也曾提到，三星正在與多家客戶合作，針對不同應用場景定義 HBM5 的規格，其中 2 奈米基礎裸片是實現高效能與低功耗的關鍵環節。這與三星晶圓代工部門在先進製程上的布局相互呼應，顯示三星正試圖透過記憶體與邏輯晶圓代工的垂直整合，打造更具競爭力的 HBM 解決方案。目前業界對於 HBM5 的規格尚未有統一標準，但三星的規劃已提前透露部分技術方向。

除了運作速率大幅提升外，更高密度的 TSV 意味著單一 HBM 堆疊內部的資料通道數量將進一步增加，有助於縮短延遲並提高頻寬利用率。這些特性對於正快速發展的 AI 加速器與超級運算晶片而言，將是決定系統整體效能的關鍵因素。值得注意的是，三星在 HBM4E 階段已經展現了 4 奈米基礎裸片的調整能力，透過金屬層最佳化實現了效能與散熱的平衡。如今將製程推進至 2 奈米，預期將在訊號完整性、電源效率以及熱管理方面帶來更顯著的進步。業界分析認為，這項技術路徑將使三星在 HBM 市場中保持與競爭對手 SK 海力士、美光等抗衡的實力。除了技術層面的進展，三星也同步在產能與供應鏈上進行布局。

近期韓國媒體報導指出，三星正計劃集中採購多台混合鍵合設備，以因應 HBM 產能擴張的需求。同時，三星電子會長李在鎔也與 OpenAI 執行長奧爾特曼會面，討論 AI 半導體合作方案，顯示三星正從技術、產能與客戶關係等多面向推動 HBM 事業。整體而言，三星選定 2 奈米作為 HBM5 基礎裸片的製程節點，不僅是記憶體技術的一次重大躍進，也展現了三星晶圓代工在先進製程上的成熟度。隨著 HBM4 與 HBM4E 的量產經驗累積，三星有望在 HBM5 世代實現更高的效能密度與更低的功耗，為下一波 AI 運算基礎設施提供關鍵記憶體元件。

業界預期，三星將在未來數年內陸續公布更多關於 HBM5 的詳細規格與量產時程，相關進展值得持續關注。