首款韜定律邏輯摺疊芯片量產，麒麟9050讓華為旗艦手機玩出什麼新花樣？

電路折起來，旗艦手機的創新空間也被打開。三年前，麒麟芯片迴歸。三年後，問題已經變成回來之後，還能走多遠？全新基於韜定律的麒麟9050系列給出了一個新的工程答案。作為華為首款採用邏輯摺疊技術的麒麟芯片，麒麟9050 Pro通過跨層重新設計電路，縮短數據傳輸距離，尋找芯片持續升級的空間，也為搭載韜定律芯片的華為手機提供了更強大的算力基礎。本週，華為終端創新技術溝通會上，華為終端BG CTO李小龍分享了旗艦產品背後的技術進展。持續迭代的背後，是長期研發投入：2025年，華為研發投入1923億元，研發費用率達21.8%；2016年至2025年，累計研發投入13820億元。

這些投入在終端側形成了覆蓋影像、屏幕、可靠、定位和聲音五大方向的技術體系，包括XMAGE華為睿影、靈瓏屏、靈盾防窺屏、崑崙玻璃、玄武架構、天工鉸鏈系統、星跡定位、靜謐通話和華為悅彰的代際進展。支撐旗艦體驗持續升級的麒麟芯片，也有了新的進展。在技術溝通會上，華為半導體業務無線終端芯片產品管理部部長徐松餘透露，下一代“麒麟2027”芯片已經在華為手上，迄今測試結果都符合預期。從邏輯摺疊的關鍵路徑，到Mate 90系列的端側AI、影像和顯示，再到下一代芯片的驗證進展，華為正在回答同一個問題，新的芯片設計空間，如何變成旗艦手機的新能力，又如何延續到下一代？

5000萬混合鍵合，麒麟「邏輯摺疊」的關鍵韜定律指導下的麒麟芯片，是華為Mate系列新旗艦手機功能創新和體驗提升的基石，其中最受關注的是首款量產的邏輯摺疊芯片麒麟9050 Pro。邏輯摺疊改變的是芯片的佈局方式。按照華為的解釋，團隊從一開始就採用三維視角，將多顆Die作為一個完整芯片協同設計，根據邏輯關係分層佈局，再用密集的垂直互連連接起來。原來需要沿平面繞行的數據，可以獲得更短的傳輸路徑。這對應著華為提出的韜定律，把創新焦點放到時間縮微，通過壓縮信號傳播和計算等待的時間，提升系統效率。對於芯片而言，晶體管的速度和數據抵達計算單元的速度，共同影響最終性能。

不過，電路要有效折起來，層間互連必須足夠密。麒麟9050系列的互連規模超過5000萬混合鍵合、超過500萬有效信號互連。大量信號連接的價值，在於讓跨層佈局擁有足夠的通信通道。徐松餘介紹，麒麟9050 Pro頂層金屬間距為720納米，這一代混合鍵合間距做到1.5微米。按照華為的研究，混合鍵合間距與頂層金屬間距的比例小於3，是實現有效邏輯摺疊的重要條件。這意味著，設計自由度依賴製造能力。鍵合間距進一步縮小，單位面積可以提供更多連接，才能讓更多邏輯模塊參與跨層佈局。華為公佈的晶體管密度提升53.5%，也是理解這次變化的一個結果指標。但對於跨層佈局帶來的密度變化，此次溝通會沒有給出對應的等效製程結論。

更需要關注的是，華為韜定律指導下的邏輯摺疊，把優化範圍從單層電路擴大到跨層佈局，也把競爭門檻延伸到互連、設計工具和製造協同。麒麟9050的量產，說明華為已經把這套方法推進到產品，價值也已經體現。對於麒麟9050 Pro計算系統而言，邏輯摺疊設計可以縮短關鍵路徑距離，改善性能和能效。相比傳統二維平面設計，邏輯摺疊可以縮短時鐘走線、改善時鐘偏斜、降低時鐘樹深度，減少時鐘分配開銷。關鍵路徑得到改善，又為降低工作電壓、節省功耗提供了條件。

根據華為公佈的數據，在邏輯摺疊與新一代架構等優化下，對比搭載麒麟9030 Pro的Mate 80 Pro Max，搭載麒麟9050 Pro的Mate 90 Pro Max，CPU主頻提升12.7%，性能提升25%，GPU性能提升40%、功耗降低45%，NPU算力提升140%、功耗降低66%。以CPU子系統為例，跨層佈局直接觸及影響主頻的關鍵路徑。徐松餘在麒麟芯片技術分享會上表示，CPU核心與L1、L2 Cache之間存在典型關鍵路徑，邏輯摺疊讓相關電路可以在上下兩層佈局，通過混合鍵合連接，獲得提升頻率的空間。因此，理解這項技術，既要看能容納多少晶體管，也要看電路之間怎樣連接。

即使緩存容量沒有繼續增加，縮短關鍵路徑仍可能帶來收益。緩存最終做多大，則取決於芯片的產品定義。但底層的技術創新，如何轉化為華為Mate系列新旗艦最終的用戶體驗？關鍵取決於新增能力怎樣分配給具體任務。從30B模型到實時影像，麒麟9050拓展旗艦手機的AI能力端側AI就是一個例子。麒麟9050 Pro的新一代達芬奇架構NPU，相比上一代麒麟9030 Pro性能提升140%、功耗降低66%。這些數字體現了新一代計算平臺的變化。但讓手機完成多步任務，還要同時解決模型存儲、計算調度和應用配合的問題。30B模型在手機端運行的難點很直接，內存有限，手機也無法長期承受高功耗。

若將300億參數全部按4比特存儲，僅權重就約需15GB。麒麟9050系列採用多級存算協同，把參與計算的熱專家加載到DDR，不需要參與當前計算的專家保留在Flash，再配合低比特量化，降低運行內存需求。經過系統級的優化，麒麟9050系列在新增佔用不到2.5GB內存的情況下就能運行30B MoE大模型。在此基礎上，場景自適應方案還會根據任務複雜度調整參與計算的參數規模。硬件、模型與應用共同決定每次任務需要動用多少資源，讓手機有機會把有限內存和功耗用於更復雜的任務。

這支撐了華為Mate 90 Pro Max更好的本地AI體驗，比如圖庫整理，用戶表達意圖後，手機無需聯網就能理解需求、拆解步驟，完成分類和相冊建立。這比單獨增加一個AI入口，更接近手機Agent的使用邏輯。影像的變化，同樣發生在處理鏈路內部。新一代麒麟9050系列的AI ISP在ISP內部引入像素專用NPU，並與外部通用NPU協同。隨著視頻算法增加，原有處理鏈路需要更多模塊交互，時延會成為畫質升級的約束。雙引擎架構通過並行處理，減少排隊和交互開銷。據介紹，相關處理時延可控制在16.7毫秒以內，對應4K 60幀視頻每幀約16.7毫秒的時間預算。

它解決的是高畫質處理能否及時完成，讓算法升級進入連續拍攝體驗。Mate 90系列的顯示創新，同樣展現了華為從芯片到手機的協同創新。第二代靈瓏屏採用雙層OLED，但高亮度之外，低亮度下的均勻性和色彩校準也需要精細處理。華為終端BG CTO李小龍介紹，顯示驅動芯片DDIC的存儲空間有限，難以容納更多校準數據。華為讓麒麟SoC參與補償，高亮度時發揮DDIC的功耗優勢，低亮度等需要精細校準的場景，由SoC與顯示芯片共同處理。從端側模型到影像和顯示，芯片的價值在整條處理鏈路中體現。邏輯摺疊提供了新的性能與能效空間，而模型、ISP架構和屏幕校準各自還有獨立創新。

下一代麒麟芯片已經在手，量產之後還要跨過哪些門檻？邏輯摺疊的進一步演進，又會將華為手機的創新推向何方？這要先回到麒麟芯片的演進。在被問到未來邏輯摺疊可以折多少層時，徐松餘沒有給出層數上限。不過他透露：“麒麟2027的芯片現在已經在我們的手上了，而且到目前為止，所有的測試結果都符合我們的預期。”下一代麒麟邏輯摺疊芯片已經進入實物測試階段，是其產品路線圖向前推進的關鍵一步。據瞭解，麒麟邏輯摺疊芯片演進的方向包括混合鍵合間距繼續縮小、增加互連、讓更多模塊參與摺疊，以及探索更多層和優化設計工具。但每代產品是否需要更多層、更大緩存或更高頻率，仍由產品需求決定。

徐松餘強調，芯片團隊與華為手機團隊聯合定義，從用戶體驗目標倒推整機指標，再確定芯片規格、架構和技術手段。這也解釋了為什麼不能把邏輯摺疊的演進簡化成不斷增加層數。手機需要在性能、功耗和成本之間取捨，新增設計空間的價值，是提供更多實現目標的選擇。當然，邏輯摺疊還有兩個繞不開的工程問題，散熱和良率。對於散熱，徐松餘強調，縮短通信距離和關鍵路徑能夠降低通信功耗，從整體能效上獲得改善。這提供了減少熱量產生的思路。具體到不同負載下的溫度、局部熱點和持續性能，仍需要結合熱設計與測試結果判斷。至於良率，華為將與產業夥伴共同提升。

在研發回顧中，徐松餘提到，探索初期工具、流程和方法都存在空白，能否取得性能與能效收益、能否高良率規模量產，也有不確定性。隨著各階段結果符合甚至超出預期，團隊才逐步建立信心。由此看，邏輯摺疊的門檻貫穿設計與製造。工具鏈、跨層優化、能耗控制和測試，需要產業夥伴持續配合。徐松餘也明確表示，“沒有一家企業可以獨自解答所有的答案。”麒麟9050 Pro已經為華為Mate 90旗艦打開了一部分新空間，更復雜的端側任務、更及時的影像處理，以及更精細的系統協同。下一代芯片的進展，則讓這條路線有了繼續向前的依據。華為接下來要兌現的，是把跨層佈局獲得的收益，持續轉化為可量產、成本可承受、用戶可感知的產品。

首款麒麟邏輯摺疊芯片證明了這條路可以走，華為旗艦手機的持續迭代，將會決定它能走多遠。