英特爾曬出未來芯片”三張底牌”：CFET、氮化鎵+硅集成、釕互連

## 英特爾的下一步棋：解析未來晶片微縮的「三張底牌」

在2026年VLSI（超大規模積體電路）國際研討會上，英特爾代工部門不僅宣布了Intel 18A-P製程進入風險試產階段，更一口氣揭露了三項針對未來晶片微縮的關鍵技術研發進展——互補場效應電晶體（CFET）、氮化鎵與矽基邏輯的單片集成，以及減成法釕互連技術。這三項技術被業界視為英特爾在摩爾定律放緩時代所亮出的「三張底牌」，背後代表的是一套從電晶體架構、材料創新到互連金屬的全面戰略布局。

---

### 當前進度：Intel 18A-P風險試產，GAA與背面供電站穩腳跟

在談未來之前，先看當下。Intel 18A-P作為18A系列的首個性能增強版本，目前已正式進入風險試產階段。與Intel 18A相比，18A-P在相同功耗下性能提升9%，或在相同性能下功耗降低18%。製程還新增了Power Boost能效增強技術——一種雙接觸、低電阻的電晶體方案，可在不增加電容的情況下提升驅動電流與運行頻率。透過材料和設計創新，熱阻降低了20%至40%，過孔電阻也降低了10%至30%。

更重要的是，英特爾已藉由18A製程節點，正式將全環繞柵極（GAA）電晶體和背面供電（BSPD）技術推向市場。英特爾院士Eric Karl的數據顯示，這兩項技術與傳統正面互連相比，可減少11%的佈線面積，動態壓降幅度縮小10倍，進而實現高達6%的頻率提升或超過15%的動態功耗降低。而在約0.5V的低電壓下，基於GAA與背面供電製造的CPU核心更可實現約30%的頻率提升。這些成果說明了英特爾在現有製程節點上已經站穩腳步，也為下一階段的技術突破鋪好了路。

---

### 第一張底牌：CFET——把電晶體「疊起來」

在GAA之後，邏輯微縮的下一步是什麼？英特爾給出的答案是互補場效應電晶體（CFET）。英特爾在研討會上展示了單片式CFET反相器，其NMOS與PMOS器件採用垂直堆疊架構，柵極間距僅45奈米。簡單來說，CFET不再是將電晶體在平面上一字排開，而是把不同類型的電晶體垂直疊在一起，從而在不增加晶片面積的情況下塞入更多邏輯單元。

這項技術的意義在於：當傳統的微縮路徑（從FinFET到GAA）逐漸逼近物理極限時，CFET提供了另一條「向上發展」的維度。如果CFET能夠順利量產，晶片電晶體密度將有機會跳脫平面微縮的框架，繼續維持摩爾定律的推進節奏。當然，垂直堆疊也帶來了散熱、製程複雜度與良率等全新挑戰，英特爾距離真正將CFET商品化仍有相當長的路要走。

---

### 第二張底牌：氮化鎵＋矽集成——功率管理的新典範

第二項技術則聚焦在功率管理領域。英特爾展示了在300mm晶圓上將氮化鎵（GaN）功率器件與矽基邏輯進行單片集成的技術，其中矽基邏輯部分包含約1,000個邏輯閘的數位控制模組。這意味著高效率、大規模的數位控制能力，能夠與高性能功率器件在同一製程下協同工作，同時降低系統複雜性。

傳統上，氮化鎵功率元件與矽基控制邏輯分屬不同的製程與材料體系，整合時往往需要透過封裝層級的多晶片模組來完成。英特爾的單片集成方案若能成熟，將大幅縮短功率晶片內部的信號傳遞路徑、降低寄生電容與電感，對於伺服器電源管理、電動車逆變器、甚至AI加速器的供電網絡都將帶來顯著效益。

---

### 第三張底牌：減成法釕互連——告別銅的時代？

第三項技術則觸及晶片內部最細微的「血管」——互連金屬。隨著電晶體持續微縮，晶片內部的金屬連線也愈來愈細，傳統銅互連在面對極小線寬時，電阻與電容的劣化問題日益嚴重，成為拖累晶片速度的瓶頸之一。

英特爾展示的減成法釕（Subtractive Ruthenium）互連技術，搭配空氣間隙集成，與現有的銅互連相比，電容降低了約35%，且頻率提升顯著。釕（Ruthenium）作為一種貴金屬，具有比銅更優異的電遷移抗性與更低的線電阻，被視為下一代互連材料的強力候選人。這項技術一旦成熟，將為互連尺寸持續縮小所帶來的電阻電容指標惡化問題，提供一條具體可行的解決路徑。

---

### 影響與觀察：英特爾的技術耐力賽

從18A-P的風險試產到CFET、氮化鎵集成、釕互連三項前瞻技術的揭露，英特爾在這次VLSI研討會上傳達的訊息相當明確：在製程微縮逐漸逼近物理極限的時代，未來的晶片競爭將不再只是比拼「幾奈米」的數字遊戲，而是電晶體架構、材料科學、互連技術與功率管理的全方位角力。

對產業而言，英特爾這三張底牌的意義在於：它證明了摩爾定律尚未走到終點，只是路徑變得更多元、更複雜。對競爭對手（如台積電、三星）來說，CFET、釕互連等技術也都在各自的研發藍圖上，英特爾的進展意味著這場追逐戰將進入更漫長的技術耐力賽階段。

---

### 讀者可關注的後續

接下來值得持續追蹤的幾個方向包括：**第一**，Intel 18A-P風險試產的進度與客戶導入情況，這將直接影響英特爾代工業務的實質營收與市場信心。**第二**，CFET技術從實驗室展示到可量產製程之間的差距——45奈米柵極間距在研發層級是一回事，能否在合理的成本與良率下進入量產則是另一回事。**第三**，氮化鎵與矽集成技術何時從展示走向具體的產品應用，特別是在資料中心電源管理與車用電子領域的落地時程。**第四**，釕互連技術的導入時程——這類互連金屬的更換涉及整個半導體供應鏈的設備與材料調整，絕非一蹴可幾。

英特爾在VLSI 2026上亮出的這三張底牌，與其說是「即將量產」的承諾，不如說是一份長達五到十年的技術路線圖宣言。對於關心半導體產業走向的讀者來說，這三條技術路徑的後續進展，將是判斷英特爾能否在2030年前後重返製程領先地位的關鍵指標。