華為更新韜定律論文，首次詳細公開邏輯摺疊工藝參數

华为更新韬定律论文V2 首次详细公开逻辑折叠工艺参数与芯片实测数据

华为公司董事、半导体业务部总裁何庭波于7月3日在中国科学院科技论文预发布平台ChinaXiv上发布韬（τ）定律论文V2版本。这是自5月25日她在2026国际电路与系统研讨会上首次提出韬定律后的重要更新，前后仅间隔39天。V2版本首次系统公开了邏輯摺疊（三维堆叠架构）的关键工艺参数，并补充了麒麟2026芯片与上代产品的等性能实测数据，同时将芯片路线图延伸至2031年。韬定律是华为提出的半导体演进新思路，主張以“时间缩微”替代传统“几何缩微”。在晶体管尺寸逼近物理极限的背景下，通过逻辑摺疊压缩信号在芯片不同层级间的传播时间，用“架构换性能”代替“工艺换性能”。

过去六年，华为基于这一路径已设计并量产381款芯片，覆盖手机、AI、汽车和工业等领域，成为韬定律可行性的重要佐证。在V2论文中，何庭波首次公开了麒麟2026与上一代麒麟9030 Pro在等性能条件下的对比测试。兩颗芯片均使用同一製程节點，但麒麟2026采用逻辑摺疊架构。在25摄氏度环境且达到相同运行性能时，麒麟2026的工作电压从1.1伏降至0.9伏，整芯片功耗下降41%，面积缩小37.5%，功率密度降低5.6%。这些提升完全来自逻辑摺疊的架构变化，未依赖光刻工艺升级。何庭波形容麒麟2026是第一款完整的“韬芯片”，兼具着跳跃性的进步。

论文围绕逻辑摺疊的核心参数“齿比”（Gear Ratio）展开详细论证。齿比是指混合键合连接间距（上下晶圆触點距离）与芯片顶层金属线路间距的比值。当前麒麟2026的混合键合间距为1.5微米，齿比较高，跨层次的设计优化只能在模块级别进行。何庭波在文中提出，当齿比降至3以下时，设计者便可在更小的电路单元层级实现跨层分配；齿比接近1时，上下晶圆之间的连接密度与片内线路密度相当，逻辑摺疊的设计自由度才能充分发挥。下一步目标是将键合间距缩减至1微米以下，套刻精度控制在0.5微米以内，使芯片纵向互联接近“既時通訊”的水平。

在3D集成技术路线的选择上，华为采用晶圆对晶圆混合键合（Wafer-to-Wafer Hybrid Bonding），而非顺續三維集成。后者虽能实现更细的粒度优化，但下层器件在沉积上层时容易因高温而性能衰减，量产瓶颈尚未突破。华为选定的方案兼顾了良率和工艺成熟度，是目前逻辑摺疊实现批量交付的基础。何庭波还首次披露了多代麒麟芯片的研发状态：麒麟2026和麒麟2027已完成流片並进入验证阶段，麒麟2028和麒麟2029处于流片前冲刺期，四款芯片全部采用逻辑摺疊架构。从頻率數據看，此前三年麒麟系列主频从2023年9000S的2.6GHz缓慢爬升至2025年9030 Pro的2.

75GHz，累计提升不到6%；而麒麟2026转用摺疊架构后，主频直接跃升至3.1GHz，单代涨幅超过12%。路线图延伸至2031年：目标在2030年达到晶体管密度292 MTr/mm²、主频4.3GHz；2031年密度突破400 MTr/mm²，主频5GHz。何庭波曾在演讲中指出，400 MTr/mm²的密度相当于1.4纳米制程的同等水平。在AI集群方面，V2版本首次論述了三項技术的系统级协同。Unified Bus（统一总线）用单一协议替代PCIe、NVLink、以太网等多协议转换，将跨节点通信延迟从数十微秒降至约100纳秒，使整个机柜在通信层接近“系统即芯片”。

Hi-ONE（近封装光互连引擎）以单模块8 Tb/s带宽将数据传输距离从不足1米延伸至100米，突破铜线的距离和功耗瓶颈。3D Folding则聚焦结构优化：传统2.5D封装中，计算能力随芯片面积平方增长，但内存、互连和供电仅在芯片边缘按线性扩展；3D Folding将这些资源转移至芯片表面，使其也能按面积增长，昇腾AI芯片预计2030年前后引入逻辑摺疊，论文预期到2035年AI硬件集成度较2026年提升百倍以上。先进封装和散热是逻辑摺疊量产的兩大技术支柱。

据相关报道，华为的3D摺疊封装主要由国内封测企业完成，采用铜对铜直接键合工艺，在300至350摄氏度下对准连接，无需传统焊料凸点，寄生电阻更低、信号延迟更小。散热方案则是CVD金刚石散热层与微米級液冷通道的复合结构，氟化液在封装内部层间流动后通过金刚石板横纵散热，可支撑每平方厘米约300瓦的功率密度，相当于傳統被動散熱方案的3倍。一家华南券商的半导体分析师指出，台积电也在研发类似的“金剛石加液冷”方案，但量产预计在2028至2029年，华为在该环节领先约2至3年。不过台积电在CoWoS先进封装上仍拥有全球八成以上的产能和成熟的客户生态，一旦散热技术完成追趕，竞争格局可能出现变化。

芯片说ICTIME首席分析师林美炳认为，韬定律是对当前半导体演进的灵活阐释，即使没有外部限制，华为此方向也已有长期布局，只是外部环境加速了这一路径的落地。他认为，韬定律不會改变其他厂商的技术路线选择，臺積電和英特尔都在探索各自的3D堆叠和先进封装技术。他更关注的是，在韬定律路径下，华为能否通过架构创新弥合代工工艺的差距。在V2论文中，何庭波也将电子设计自动化（EDA）列为面临的首要挑战。逻辑摺疊要求设计工具将多层堆叠的晶圆作为整体处理，在最小电路单元层面做跨层分配，国产EDA与海外领先水平差距估计在5至10年。何庭波表示华为已开发初步的内部工具，后续将公开更多方法论的细节。

尽管EDA和散热仍有瓶颈，但晶体管密度目标和产品节奏已经清晰。麒麟2026和2027流片完成意味着2026年秋季至2027年的产品基本锁紧，不确定性集中于2028年之后的量产。何庭波在接受媒体采访时表示，未来5到10年有信心在韬定律路径下稳步推进，这一“加速度”可以与传统路径相参照，且会持续优化。从六年381款芯片的量产到V2论文的详细技术披露，逻辑摺疊正从理论论证走向全面应用，在先进制程受约束的环境下为中国半导体探索一条新的竞争维度。